本發(fā)明涉及電路設計，更具體地說，它涉及一種減少esd面積的ddr主驅動電路。
背景技術：
1、為了減小高速信號的反射，現(xiàn)有ddr3/ddr4/ddr5等接口主驅動電路的阻抗線性度要求比較高，即在主驅動電路剛開啟一直到完全開啟過程中，阻抗一直要保持同一大小。mos管的天然特性導致在開啟過程中阻抗難以恒定，因此常常需要阻抗恒定的電阻來與mos管串聯(lián)，以此形成阻抗線性度比較好的主驅動電路，如圖1所示，通常為pmos源極接vddq電源，漏極串聯(lián)電阻r1后接pad，以此保證pmos柵極與源極的電壓vgs的可控性；同理，nmos管源極接地，漏極串聯(lián)電阻r2后接pad，此串聯(lián)電阻隔離了mos管自帶的寄生二極管，因此還需要另外的二極管器件d1、d2做esd放電通路，增加了面積。
技術實現(xiàn)思路
1、針對現(xiàn)有技術存在的不足，本發(fā)明的目的在于提供一種減少esd面積的ddr主驅動電路，去掉串聯(lián)電阻對mos管寄生二極管的隔離作用，在同時保證阻抗線性度的同時，省掉另外的二極管器件，實現(xiàn)節(jié)省成本的目的。
2、本發(fā)明的目的可以通過以下技術方案實現(xiàn)：
3、一種減少esd面積的ddr主驅動電路，包括輸入信號din，輸入信號din經電容c3的net3接pmos和nmos的柵極，pmos和nmos的漏極連接信號輸出pad，pmos源極經電阻r1接vddq電源，pmos漏極直接pad；
4、電容c3的net3接c1和c2的一端，c1的另一端接pmos的源極net1，c2的另一端接nmos源極net2，電阻r1一端接電源vddq另一端接net1，電阻r2一端接地另一端接net2。
5、進一步的，c1電容用于降低電流經過r1過程中net產生的壓降，使net1的波動實時耦合到net3。
6、與現(xiàn)有方案相比，本發(fā)明的有益效果：
7、本發(fā)明通過改進mos管與電阻的串聯(lián)關系，去掉串聯(lián)電阻對mos管寄生二極管的隔離作用，在同時保證阻抗線性度的同時，省掉另外的二極管器件，實現(xiàn)節(jié)省成本的目的。
1.一種減少esd面積的ddr主驅動電路，其特征在于，包括輸入信號din，輸入信號din經電容c3的net3接pmos和nmos的柵極，pmos和nmos的漏極連接信號輸出pad，pmos源極經電阻r1接vddq電源，pmos漏極直接pad；net3為pmos和nmos的柵極電壓，net3與net1的電壓差為pmos的工作電壓vgs，net3與net2的電壓差為nmos的工作電壓vgs；
2.根據(jù)權利要求1所述的一種減少esd面積的ddr主驅動電路，其特征在于，c1電容用于降低電流經過r1過程中net產生的壓降，避免net1電壓降低時，net3沒有降低，導致vgs減小損害pmos性能。