本發(fā)明涉及半導體制造，尤其涉及一種存儲器件及其形成方法。

背景技術：

1、電荷俘獲型分裂柵單元不僅可以應用于通用型mcu，還可以應用于工業(yè)和汽車應用mcu等需要兼具高速隨機讀取特性、極低的缺陷率和苛刻的高溫耐久性的領域。

2、傳統(tǒng)的快閃存儲器的存儲介質層為多晶硅浮柵，而電荷俘獲型則由氮化硅材料進行電荷存儲。就多晶硅浮柵型單元而言，存儲區(qū)域為導體。當多晶硅浮柵周圍的氧化膜中存在一個導電缺陷，所有存儲的電荷最終都會通過缺陷丟失。相比之下，對于電荷俘獲型存儲器，存儲區(qū)域為絕緣層薄氮化硅薄膜中的電荷陷阱。多個陷阱單獨分布，只有缺陷附近的電荷丟失。也就是說，本質上更可靠。該結構實現(xiàn)了電荷的存儲操作和擦除操作，使得存儲器在存儲狀態(tài)、擦除狀態(tài)下具有不同的閾值電壓，進而通過讀出這兩種狀態(tài)下（不同數(shù)量級的）漏電流區(qū)分邏輯上“0”和“1”狀態(tài)。氮化物薄膜存儲與邏輯cmos具有高度兼容性。采用源端注入溝道熱電子（ssi-che）可以實現(xiàn)低功耗編程。此外，低電壓的字線驅動和讀取路徑中沒有高電壓（hv），實現(xiàn)了>100mhz的高速隨機讀取，更低功耗的讀取操作和較小的閃存單元尺寸。

3、然而，現(xiàn)有技術在存儲器件仍存在諸多問題。

技術實現(xiàn)思路

1、本發(fā)明解決的技術問題是提供一種存儲器件及其形成方法，以提升存儲器件的性能。

2、為解決上述問題，本發(fā)明技術方案提供一種存儲器件，包括：襯底，所述襯底內具有p型阱區(qū)，所述襯底暴露所述p型阱區(qū)的頂部表面；位于所述p型阱區(qū)上的控制柵極層，所述控制柵極層包括相對的第一側壁和第二側壁；位于所述p型阱區(qū)上的電荷俘獲層；位于所述電荷俘獲層上的高k介質層；位于所述高k介質層上的存儲柵極層，所述存儲柵極層包括相對的第三側壁和第四側壁，所述控制柵極層的第二側壁與所述存儲柵極層的第三側壁相鄰；位于所述p型阱區(qū)內的源極摻雜層；位于所述p型阱區(qū)內的漏極摻雜層，所述控制柵極層和所述存儲柵極層位于所述源極摻雜層和所述漏極摻雜層之間。

3、可選的，所述電荷俘獲層的結構為ono結構。

4、可選的，所述電荷俘獲層的結構為onono結構。

5、可選的，所述高k介質層為單層結構或多層結構。

6、可選的，所述高k介質層的材料包括：al2o3、hfo2、la2o3、zro2和tio2中的一種或多種。

7、可選的，所述電荷俘獲層和所述高k介質層還位于所述控制柵極層的第二側壁和所述存儲柵極層的第三側壁之間；其中，所述電荷俘獲層靠近所述控制柵極層，所述高k介質層靠近所述存儲柵極層。

8、可選的，還包括：位于所述襯底上的柵介質層，所述控制柵極層位于所述柵介質層上。

9、可選的，還包括：位于所述控制柵極層的第一側壁、以及所述存儲柵極層的第四側壁的側墻。

10、相應的，本發(fā)明技術方案中還提供一種存儲器件的形成方法，包括：提供襯底，所述襯底內具有p型阱區(qū)，所述襯底暴露所述p型阱區(qū)的頂部表面；在所述p型阱區(qū)上形成控制柵極層，所述控制柵極層包括相對的第一側壁和第二側壁；在所述p型阱區(qū)上形成電荷俘獲層、高k介質層和存儲柵極層，所述高k介質層位于所述電荷俘獲層上，所述存儲柵極層位于所述高k介質層上，所述存儲柵極層包括相對的第三側壁和第四側壁，所述控制柵極層的第二側壁與所述存儲柵極層的第三側壁相鄰；在所述p型阱區(qū)內形成源極摻雜層和漏極摻雜層，所述控制柵極層和所述存儲柵極層位于所述源極摻雜層和所述漏極摻雜層之間。

11、可選的，所述電荷俘獲層的結構為ono結構。

12、可選的，所述電荷俘獲層的結構為onono結構。

13、可選的，所述高k介質層為單層結構或多層結構。

14、可選的，所述高k介質層的材料包括：al2o3、hfo2、la2o3、zro2和tio2中的一種或多種。

15、可選的，所述電荷俘獲層和所述高k介質層還位于所述控制柵極層的第二側壁和所述存儲柵極層的第三側壁之間；其中，所述電荷俘獲層靠近所述控制柵極層，所述高k介質層靠近所述存儲柵極層。

16、可選的，所述電荷俘獲層、所述高k介質層和所述存儲柵極層的形成方法包括：在所述襯底上形成依次堆疊的電荷俘獲材料層和高k介質材料層，所述電荷俘獲材料層和所述高k介質材料層覆蓋所述控制柵極層的表面；在所述高k介質材料層上形成存儲柵極材料層；對所述電荷俘獲材料層、所述高k介質材料層和所述存儲柵極材料層進行圖形化刻蝕處理，形成所述電荷俘獲層、所述高k介質層和所述存儲柵極層。

17、可選的，所述控制柵極層的形成方法包括：在所述襯底上形成控制柵極材料層；對所述控制柵極材料層進行圖形化刻蝕處理，形成所述控制柵極層。

18、可選的，在形成所述控制柵極層之前，還包括：在所述襯底上形成柵介質層，所述控制柵極層位于所述柵介質層上。

19、可選的，在形成所述源極摻雜層和所述漏極摻雜層之前，還包括：在所述控制柵極層的第一側壁、以及所述存儲柵極層的第四側壁形成側墻。

20、與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：

21、本發(fā)明的技術方案的存儲器件中，所述p型阱區(qū)中提供的為空穴載流子，通過在所述電荷俘獲層上增設所述高k介質層，所述高k介質層的引入能夠優(yōu)化所述電荷俘獲層中隧穿氧化層的能帶結構以提高電子的隧穿效率，允許在更低的電壓下實現(xiàn)足夠的電場強度，加速電荷隧穿過程，以此提升存儲器件的寫入和擦除速度。通過調整所述電荷俘獲層中氮化物、氧化物以及所述高k介質層的組合可以形成帶隙梯度，平衡電荷注入效率并減少熱激發(fā)泄露提升存儲器的數(shù)據(jù)保持能力。另外，所述高k介質層較大的帶隙還能夠增大熱注入的勢壘高度，溝道電子需要越過勢壘才能注入到存儲介質，所以增加的勢壘會減少溝道電子隧穿和注入效應，使得溝道電子更難注入到所述電荷俘獲層，進而能夠減少存儲器件中電子隧穿和注入效應，以此提升存儲器件的性能。

22、進一步，所述電荷俘獲層的結構為onono結構。onono結構通過增加額外的氮化物和氧化物層，電荷可以更均勻地分布在多層結構中，減少局部電場集中，從而提高電荷保持能力。onono結構的多層結構提供了更多的隧穿路徑和更均勻的電場分布，從而提高了電子的隧穿效率，降低寫入和擦除電壓。另外onono結構的多層結構還分散了電荷注入和提取的壓力，減少了單一界面的損傷，從而顯著提高了器件的耐久性。

23、進一步，所述電荷俘獲層和所述高k介質層還位于所述控制柵極層的第二側壁和所述存儲柵極層的第三側壁之間；其中，所述電荷俘獲層靠近所述控制柵極層，所述高k介質層靠近所述存儲柵極層。通過在所述控制柵極層和所述存儲柵極層之間保留所述電荷俘獲層和所述高k介質層，能夠簡化圖形化刻蝕工藝，降低工藝難度。另外位于所述控制柵極層和所述存儲柵極層之間的所述電荷俘獲層和所述高k介質層還能夠增加所述控制柵極層和所述存儲柵極層之間的隔離電壓，使得所述控制柵極層和所述存儲柵極層可以具有更高的操作電壓。

24、本發(fā)明的技術方案的存儲器件的形成方法中，所述p型阱區(qū)中提供的為空穴載流子，通過在所述電荷俘獲層上形成所述高k介質層，所述高k介質層的引入可以優(yōu)化所述電荷俘獲層中隧穿氧化層的能帶結構以提高電子的隧穿效率，允許在更低的電壓下實現(xiàn)足夠的電場強度，加速電荷隧穿過程，以此提升存儲器件的寫入和擦除速度。通過調整所述電荷俘獲層中氮化物、氧化物以及所述高k介質層的組合可以形成帶隙梯度，平衡電荷注入效率并減少熱激發(fā)泄露提升存儲器的數(shù)據(jù)保持能力。另外，所述高k介質層較大的帶隙還能夠增大熱注入的勢壘高度，溝道電子需要越過勢壘才能注入到存儲介質，所以增加的勢壘會減少溝道電子隧穿和注入效應，使得溝道電子更難注入到所述電荷俘獲層，進而能夠減少存儲器件中電子隧穿和注入效應，以此提升存儲器件的性能。

25、進一步，所述電荷俘獲層的結構為onono結構。onono結構通過增加額外的氮化物和氧化物層，電荷可以更均勻地分布在多層結構中，減少局部電場集中，從而提高電荷保持能力。onono結構的多層結構提供了更多的隧穿路徑和更均勻的電場分布，從而提高了電子的隧穿效率，降低寫入和擦除電壓。另外onono結構的多層結構還分散了電荷注入和提取的壓力，減少了單一界面的損傷，從而顯著提高了器件的耐久性。

26、進一步，所述電荷俘獲層和所述高k介質層還位于所述控制柵極層的第二側壁和所述存儲柵極層的第三側壁之間；其中，所述電荷俘獲層靠近所述控制柵極層，所述高k介質層靠近所述存儲柵極層。通過在所述控制柵極層和所述存儲柵極層之間保留所述電荷俘獲層和所述高k介質層，能夠簡化圖形化刻蝕工藝，降低工藝難度。另外位于所述控制柵極層和所述存儲柵極層之間的所述電荷俘獲層和所述高k介質層還能夠增加所述控制柵極層和所述存儲柵極層之間的隔離電壓，使得所述控制柵極層和所述存儲柵極層可以具有更高的操作電壓。